一直以来我国集成电路产业发展都饱受“缺芯”困扰，在高端芯片领域尤为突出。近几年我国芯片进口额依然年年攀升，2020年中国各类芯片进口总额高达4326亿美元，国产芯片的高端替代迫在眉睫。
国内在芯片制造环节的短板引发了广泛关注，但在关注度不高的封测环节，已经全球领先。而近期市场观点称，CHIPLET、3D封装等先进封装技术能帮助国内弥补制程的劣势，实现弯道超车。
PC领域CHIPLET方案的近代应用并不新鲜，为普罗大众所知的是苹果M1 Ultra用在了Mac Studio上。AMD则是在PC市场上更早应用CHIPLET方案的先锋。Intel Meteor Lake这代芯片也采用了CHIPLET方案。
那么为何CHIPLET、3D封装等先进封装技术越来越受业界追捧？CHIPLET、3D封装能否帮助国内弥补制程的劣势？未来是否有希望看到这些先进封装技术在各种半导体芯片中出现？半导体先进封装技术的市场热度越来越高，有哪些普通投资者也可以参与的投资机会？
为解答上述问题，妙投邀请到某半导体企业高管姜先生，为投资者答疑解惑。
核心看点：
CHIPLET多DIE设计能降低芯片的设计、制造成本，提高晶圆利用率和芯片良率。
CHIPLET技术解决制程工艺提升对SOC部分功能单元带来的负面影响。
3D堆叠使芯片的垂直空间可以被利用，在芯片制程、面积不变的前提下提高芯片的晶体管数量。
理论上3D封装和CHIPLET技术能让成熟制程芯片的晶体管数量追上先进制程芯片的晶体管数量。
实际上依赖先进制程的逻辑、图形芯片不可能采用3D封装，3D封装会导致芯片内部积热，芯片热密度激增，导致晶体出现翘曲现象影响芯片稳定性。
未来CHIPLET技术主要定位于高价值、高性能的高端芯片，大部分低价值芯片没有使用该技术的必要，CHIPLET的市场定位将集中于高端芯片。
CHIPLET技术具有一定的技术壁垒，封装测试环节有希望在近些年CHIPLET芯片市占率爬升的过程中，实现更高的销售毛利。
CHIPLET芯片为多DIE设计，每个DIE都需要单独进行测试，测试的工作量成倍地增加，测试设备也需要成倍地增加才能及时完成测试工序，检测设备环节的确定性极高。
Q:为何CHIPLET先进封装技术越来越受业界追捧？
A:这个问题其实要分开说，不同的封装工艺兴起的原因区别还是比较大的，近些年随着半导体硅片尺寸的增长，从6英寸到8英寸再到12英寸，硅片扩大带来经济性的提升是很明显的，然后晶体管密度的提升使得相同晶体管数量DIE的面积越来越小，每一张硅片可以切出的DIE更多了。
但是随着制程工艺的进一步提升，尤其是最近的5nm、3nm制程，业界其实对先进制程的经济性越来越质疑，这时就会有疑问说是否存在别的方法提升芯片的性能、降低芯片的成本。CHIPLET就是在这种背景下，逐渐变得越来越成熟了，封装环节通过CHIPLET技术可以实现芯片中不同功能区，不同制程工艺DIE的解耦。
以前的SOC芯片就是一整个DIE切出来，这一个DIE每个功能区都是采用相同的制程工艺，而CHIPLET可以让SOC变得更加模块化，核心逻辑部分就用最先进的制程，对制程没有要求的部分就用成熟制程，这样能降低整个SOC中先进制程芯片的面积占比，能极大的降低成本。
使用CHIPLET技术的芯片的各个组成部分都是小芯片，小芯片能提高晶圆的利用率，从而降低成本。另外，CHIPLET使得SOC更加模块化，技术迭代时只需要重新设计迭代功能区的小芯片，没有迭代的功能区依然可以沿用原本的设计。
原本单DIE的SOC在制程工艺提升时，往往需要将整个芯片重新设计，小芯片也能使得良率提升明显，CHIPLET使得企业在设计环节也能极大地降低成本。
Q:CHIPLET的多DIE设计是否会影响SOC各功能分区的工作协调？
A:不会，CHIPLET反而有助于协调各功能分区的需求。随着制程工艺的提升，SOC中各个功能区的工艺矛盾加剧了，比如说一个常见的SOC中包含逻辑核心、图形核心、缓存模块、IO模块等等。
在原本使用28nm、14nm制程时，整个wafer都是28nm或是14nm，逻辑核心和图形核心依赖制程提升，从而实现更高的晶体管密度，而缓存模块和io模块对制程是没有依赖的。
但实际中真的用7nm做了一颗完整的SOC时，逻辑核心和图形核心确实实现了素质的提升，但是制程提升导致线宽的降低，存储模块出现了非常严重的漏电问题，数据噪音和DIE内漏电都很难解决。
而CHIPLET技术让每个功能分区使用不同制程工艺变成了可能，使得整个SOC的各个功能区不存在短板。CHIPLET在降低芯片设计、制造成本的同时还可以提高芯片整体的素质，这是CHIPLET受追捧的核心。
早期CHIPLET的负面影响主要集中在DIE to DIE的通讯延迟和信号完整性方面，近些年也基本被解决了。目前CHIPLET明显的问题只有发热量略微增加了，但对于非移动平台来说，只要热功耗不是特别高也不是特别大的问题。
Q:3D封装又是为何备受市场关注？
A:3D封装其实是CHIPLET技术的一种封装形式，主要就是利用了芯片的垂直高度，可以有效降低芯片的尺寸。在一个芯片的维度下，3D封装可以提升晶体管密度，但是在DIE的维度下，晶体管密度并没有增加，3D封装是将多个DIE垂直堆叠起来，单DIE的晶体管密度维持不变。
3D封装起源于存储芯片中的nand和dram，存储芯片原本是单层设计，现在已经发展到232层的3D封装，使得存储芯片的数据存储密度提升巨大，单颗NAND芯片容量已经从16GiB增长到2TiB。
3D封装的兴起是芯片二维面积不足导致的，三维高度的加入使得芯片可以纵向发展，在芯片面积和制程工艺的不变的情况下，成本的提高芯片的晶体管数量。
Q:CHIPLET是否真的能帮助国内弥补制程的劣势？
A:CHIPLET工艺给芯片带来的是模块化的芯片设计和封装理念，最终的影响是更简单的芯片设计和更低的芯片成本，一颗SOC中核心算力部分对先进制程的依赖是无法弥补的，不可能说用了CHIPLET技术，芯片的晶体管密度就有跨越制程的进步，制程优势带来的晶体管密度优势是不可能通过CHIPLET封装追上的。
CHIPLET技术只能一定程度上，略微提升精密密度。国内芯片使用CHIPLET技术，能大幅降低成本，可以在同性能芯片市场中占据一定的成本优势，多拿一些市场份额。
海外对CHIPLET的研发要比国内早很多，AMD从锐龙3000系列就已经成熟的使用了CHIPLET方案，只不过那时CHIPLET的DIE to DIE通讯是通过基板进行的，各ccd与iod之间的通讯都要经过基板。
经过多年的技术演进，AMD已经在2023年发布镭龙7000系列实现了DIE to DIE直接通讯的CHIPLET。虽说AMD芯片封测是国内的通富微电做的，但技术最终来源是AMD，通富微电在里面起到的作用要弱于AMD。CHIPLET弥补先进制程的缺失是不可能的事，就算能弥补制程差距，海外在CHIPLET上的技术积累并不弱于国内。
Q:3D封装是否能帮助国内弥补制程的劣势？
A:3D封装在理论上可以曲线提高晶体管密度，4片28nm的DIE垂直堆叠成一个芯片，晶体管数量能媲美7nm芯片。但在实际操作中难度非常大，了解半导体3D堆叠技术的可能会发现目前已经出现了很多3D堆叠芯片，但采用3D堆叠工艺的大多是存储芯片或是芯片中的存储功能单元。
逻辑芯片在现在的技术和材料背景下基本不可能3D堆叠，逻辑芯片功耗都比较大，而芯片经过3D堆叠之后，散热面积并没有提升，实际可用散热面只有一面，而芯片产生的热量却会翻倍，硅材料的导热性又不强，最终导致芯片内热密度激增，芯片积热严重，芯片可能会出现翘曲的问题，最终影响芯片的稳定性和实际性能。
尤其是在手机等散热环境较差的移动平台下，3D堆叠芯片更是不可行，国内炒作3D堆叠的初衷就是希望通过3D堆叠技术使国产移动SOC可以突破制程的限制。在现实中这种设想可能性极低。
Q:未来是否有希望看到这些先进封装技术在各种半导体芯片中出现？
A:可能性不大，这些先进封装技术解决的都是高价值、高性能芯片的成本、空间问题，而大部分基础芯片和低性能芯片不需要这么复杂的封装工艺，这部分芯片的DIE的面积较小、价值较低，没有必要耗费额外的成本使用上面说到的先进封装技术，市场定位决定了大部分基础芯片不需要特别极致的封装工艺。
目前看到的使用了CHIPLET技术的芯片都是在各个细分领域的顶级产品，这部分产品虽然说关注度很高，但实际上默默无闻、不受关注的各种低价值小芯片才是芯片主流。
Q:半导体先进封装技术的市场热度越来越高，有哪些普通投资者也可以参与的投资机会？
A:高端芯片使用CHIPLET技术降低成本是大势所趋，而CHIPLET技术又是一个相对新一些的东西，属于复杂一点的封装技术，还存在一定的技术壁垒，封装代工费也要高一些，封装测试环节有很大的希望在近些年CHIPLET芯片市占率爬升的过程中，实现更高的销售毛利，这是一个普通投资者可以关注的点。
另外一点的话是芯片测试部分，采用CHIPLET技术的芯片是由多个DIE组成的，只有每个DIE都不失效才能保证芯片整体能可靠地工作，采用CHIPLET技术的芯片基本都要全检。相较原本的单DIE芯片来说，CHIPLET芯片需要检测多个DIE，单DIE芯片只需要检测一个DIE。
测试的工作量成倍地增加，那相应的测试设备也需要成倍的增加才能及时完成测试工序，这对测试设备的需要是很大的，在CHIPLET发展初期封测厂肯定要大量采购测试设备才能保证及时交付。在CHIPLET崛起的这几年，测试设备的确定性非常高，普通投资者应该关注。
